《SCIENCE ADVANCES》：Engineered high endurance in WO3-based resistive switching devices via a guided filament approach
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針對絲型憶阻器耐久性（以閃存 10?-10?次循環為基準）和均勻性難題，研究人員以 CMOS 兼容的 WO?為基底，引入 Ce?O?構建納米復合薄膜。通過一步脈沖激光沉積（PLD）實現 > 10?次循環、>10?秒保持、>10 開關比及良好均勻性，為高性能存儲器設計提供新范式。
數據存儲與人工智能的蓬勃發展，對非易失性存儲器和神經形態計算技術提出了更高要求。阻變器件作為潛在候選，雖在保持性和開關比上有優勢，但絲型憶阻器普遍面臨耐久性不足（如閃存基準為 10?-10?次循環）和器件間一致性差的挑戰。隨機形成的導電絲會導致高形成電壓、循環波動大等問題，制約了大規模集成應用。三氧化鎢（WO?）因與互補金屬氧化物半導體（CMOS）兼容、成本低等特性備受關注，但其內部絲形成的隨機性仍導致性能不穩定。
為突破這些瓶頸，研究人員開展了基于 WO?基阻變器件的耐久性提升研究。通過構建 WO?與氧化鈰（Ce?O?）的納米復合薄膜，利用兩者的協同效應引導導電絲的有序形成，相關成果發表在《SCIENCE ADVANCES》。
研究中主要采用的關鍵技術方法包括：脈沖激光沉積（PLD）技術，用于一步制備具有自組裝納米復合結構的薄膜；掃描透射電子顯微鏡 - 能量色散 X 射線光譜（STEM-EDS），用于分析薄膜的微觀結構和元素分布；導電原子力顯微鏡（CAFM），直接觀察導電絲的形成位置和動態過程；以及電學測量系統，測試器件的電阻開關特性、耐久性、保持性等性能參數。
電學性能
優化后的 WO?:Ce?O?納米復合薄膜器件展現出優異的電阻開關行為。初始 1000 次電流 - 電壓（I-V）曲線顯示出清晰的磁滯回線，首次電壓掃描時無需更高的形成電壓，且無需電流限制。器件在 10?次開關循環中保持穩定的高低電阻狀態，開關比持續大于 10。與單層純 WO?或摻雜 WO?器件相比，其耐久性顯著提升。30 個器件的測試表明，器件間電阻值穩定，高低電阻狀態分布符合正態分布且無重疊，展現出良好的均勻性。此外，器件還實現了多電平存儲能力，通過不同電壓脈沖可獲得 6 個可區分的電阻狀態，符合居里 - 馮?施韋德勒定律，適用于神經形態計算的突觸權重調節。
結構與成分分析
STEM-HAADF 成像和 EDS mapping 顯示，納米復合薄膜由直徑 80-100 nm 的 WO?大顆粒和直徑約 30 nm 的 Ce?O?小顆粒組成，兩者形成相分離結構。X 射線衍射（XRD）證實了 γ-WO?和 α-Ce?O?相的共存，WO?顆粒與基底存在良好的晶格對齊，而 Ce?O?顆粒無外延關系。高溫沉積（900°C）促進了 Ce-W 中間相的形成，降低了形成電壓，提升了器件穩定性。
引導型導電絲形成觀察
CAFM 直接觀察到導電絲優先在 WO?與 Ce?O?顆粒的垂直界面形成，寬度約 5-10 nm。動態過程顯示，施加電壓可誘導導電絲形成，去除電壓后其強度逐漸減弱，體現出可逆性。這種引導機制源于界面處氧空位的快速擴散路徑，使得導電絲的形成和斷裂更可控，減少了隨機性。
研究表明，WO?:Ce?O?納米復合結構通過引導導電絲在預定義界面形成，顯著提升了阻變器件的耐久性（>10?次循環）、保持性（>10?秒）和均勻性，同時實現多電平存儲功能。該設計無需復雜工藝，通過一步 PLD 即可制備，為高性能非易失性存儲器和神經形態計算器件的開發提供了新方向。盡管存在電極尺寸效應等挑戰，但其材料設計策略為解決絲型器件的關鍵問題開辟了路徑，有望推動下一代存儲與計算技術的發展。
